Verilog RTL håndtering afbryde trig n interruprt klare samtidigt behov for?

[wls]

Hej. Jeg skriver en timer tæller med APB-interface (slave). Ved hver overflow tæller eller input capture-signal, er en puls udløser genereret. Interrupt aktivere registrere, interrrupt registrere og klare afbryde registrere bor på APB slave side? Hvis den klare Register er indstillet (1), interrupt er klart og tydeligt er auto klar. Hvordan skriver jeg en Verilog RTL til at håndtere samtidige afbryde signal og klart signal, hvis begge udløser samme tid. Kan nogen give eksempel på RTL kode for håndtering klare afbryder og afbryder samtidigt. Lang tid, havde jeg ikke skrive Verilog, de fleste har glemt. Værdsætter den hjælp ..... Hilsen.

 

[ravurig]

I RTL. Meningsmåling for Interrupt status, som det Hvis opstille klare afbryde. Hvis du bruger "armen" Easy testbench, ændre C-kode for at tilføje en ISR rutine.

 

[wls]

Hej. Jeg skriver Verilog testbench at teste det? Har vi brug for at overveje den tidligere afbryde og næste afbryde? Lad os sige klart og int udløse ske samtidigt. Den klare skal klare de tidligere afbryde og samtidig int trigger er sat af den nuværende interrupt? Har u har prøve Verilog kode? Jeg har vedhæftet pdf af int n klar logik muligheder. int TRIG er indstillet, når int er opdaget, så muligheder er den er indstillet af tidligere int. Således klart skal cear den forrige og int trig kan indstilles af nye int. Når klar, rydde int trig, vil det automatisk klar. Hope kan give eksempel? Thx.