Verilog statens overdragelse - svarende logik i Verilog

[vlsi_freak]

Hej Alle, I VHDL kan vi skrive samme sæt af logik for flere stater, som vist nedenfor, når STATE_A | STATE_B => ---- ----- hvordan vi skal lave en tilsvarende logik i Verilog. Please hjælp mig. hilsen, flipper

 

[teja321]

STATE_A, STATE_B:

 

[sudhirkv]

u kan bruge altid @ (STATEA eller STATEB)

 

[Syswip]

Hej vlsi_freak, I Verilog for MFS bør du use case () ... endcase og du bør tildele din næste tilstand inde i sagen blok. Hvis du forklare, hvad vil du at du får bedre hjælp. Med venlig hilsen,