VHDL "efter" erklæring

[carbon9]

Hej, jeg forsøger at bruge "efter" erklæring om at ændre nogle variabler som tiden går som i den følgende kode:

 bibliotek IEEE, brug ieee.std_logic_1164.all; enhed p82 er port (A, C, CLK, RST: i std_logic; x: ud std_logic); slutningen p82, arkitektur adfærd p82 er typen, er (stateA, stateB); signal pr_state, nx_state: stat; begynde ----- underdel ------- - processen (RST, CLK) begynder if (RST = '1 '), så pr_state

 

[vomit]

Det har at gøre med forsinkelsen model. En fuld forklaring er for lang til at skrive her, læse det på http://www.gmvhdl.com/delay.htm eller http://www.vlsi-world.com/content / view/39/34 / http://www.pldworld.com/_hdl/1/www.ireste.fr/fdl/vcl/lesd/les_4.htm Dybest set, i standard VHDL inerti forsinkelse, annullerer din anden "langsommere" signal tildelingssætning den kommende opdatering af den første. Du kan planlægge flere opdateringer i en erklæring til rette op på denne

 x

 

[shnain]

eller skrive det på en anden måde:

 ... når stateA => vente 10 ns; x

 

[vomit]

[Quote = shnain]

 ... når stateA => vente 10 ns; x

 

[carbon9]

Tak for svar. Jeg har prøvet at øge thenumber af stater og problemet er nu løst. Regards

 

[govandi999]

give den fulde kode her

 

[eject]

Nogle VHDL Værktøjet vil ikke gøre denne forsinkelse, som jeg kender.

 

[sridharjubliant]

bruge vente erklæring ............. sikker på u vil få udgang ....

 

[carbon9]

Hej, jeg forsøger at bruge "efter" erklæring om at ændre nogle variabler som tiden går som i den følgende kode:

 bibliotek IEEE, brug ieee.std_logic_1164.all; enhed p82 er port (A, C, CLK, RST: i std_logic; x: ud std_logic); slutningen p82, arkitektur adfærd p82 er typen, er (stateA, stateB); signal pr_state, nx_state: stat; begynde ----- underdel ------- - processen (RST, CLK) begynder if (RST = '1 '), så pr_state

 

[vomit]

Det har at gøre med forsinkelsen model. En fuld forklaring er for lang til at skrive her, læse det på http://www.gmvhdl.com/delay.htm eller http://www.vlsi-world.com/content / view/39/34 / http://www.pldworld.com/_hdl/1/www.ireste.fr/fdl/vcl/lesd/les_4.htm Dybest set, i standard VHDL inerti forsinkelse, annullerer din anden "langsommere" signal tildelingssætning den kommende opdatering af den første. Du kan planlægge flere opdateringer i en erklæring til rette op på denne

 x

 

[shnain]

eller skrive det på en anden måde:

 ... når stateA => vente 10 ns; x

 

[vomit]

[Quote = shnain]

 ... når stateA => vente 10 ns; x

 

[carbon9]

Tak for svar. Jeg har prøvet at øge thenumber af stater og problemet er nu løst. Regards

 

[govandi999]

give den fulde kode her

 

[eject]

Nogle VHDL Værktøjet vil ikke gøre denne forsinkelse, som jeg kender.

 

[sridharjubliant]

bruge vente erklæring ............. sikker på u vil få udgang ....