VHDL fil kendelsen i ispLever

[davorin]

Er der nogen ved, hvordan kan jeg tvinge fil rækkefølge VHDL moduler for at samle?

 

[jay_ec_engg]

bruge sekventiel model i øverste niveau fil ...
anvendelse i det øverste niveau fil og instantiate modeller ifølge ur req.
Jeg håber, at jeg forstår ur spørgsmål korrekt ....som ur super moderator .... vil der være noget i ur spørgsmål.

 

[lucbra]

Jeg ved ikke, om jeg forstår dit spørgsmål godt.Hvorfor skulle din ændre kompilering for i første omgang.
Hvad du kan gøre er, at give højere prioritet i konverteringsmetoden & routing, dvs fastsætte begrænsninger (begrænsninger manager).Selv efter markedsføring, kan du manuelt redigerer med EPIC editor.

Hvis du ønsker at holde alt under manuel kontrol, skal du udvikle dine moduler i Leonardo eller Synplicity, oprette en JEDEC og fletter derefter sammen (igen under EPIC).

Hilsen,

 

[aji_vlsi]

davorin wrote:

Er der nogen ved, hvordan kan jeg tvinge fil rækkefølge VHDL moduler for at samle?

 

[raylay]

davorin wrote:

Er der nogen ved, hvordan kan jeg tvinge fil rækkefølge VHDL moduler for at samle?