vhdl kode nødvendig ...

[dimitarlazarevski]

Kan nogen give mig koden for seriel parallelt ud.Det skal have 6 smule ud af data.Den serielle i data jeg har at sige det med min hånd i binær kode.Bestyrelsen er Xilinx Spartan 3E; chipsæt?XC3S100E; TQ144

BASYS (Basic System Board) Digilent
Tak u

 

[Jody]

kig i www.opencores.org

 

[FVM]

En grundlæggende seriel-til-parallel konvertering er blot et par linjer kode.Der kan være andre krav, du endnu ikke fortælle.
Kode:

signal sr: std_logic_vector (5 downto 0);

begynd

proces (CLK);

begynd

hvis rising_edge (CLK) then

begynd

sr <= sr (4 downto 0) & si;

ende;

ende;

ende;

 

[shnain]

Hej,

Blot nogle enhancments:

Kode:signal sr: std_logic_vector (5 downto 0);

...begynd

...proces (CLK, rst);

begyndhvis rst = '0 'så

sr <= (andre <= '0 ');elsif rising_edge (CLK) then

sr <= sr (4 downto 0) & si;endif;ende;

 

[kalyansrinivas]

Jeg tror, du kan bruge indbygget SerDes blokke (soft-klodser) for dette. Du kan tage den primitive definitionen fra Texas datablad.