VHDL SPØRGSMÅL Kan nogen hjælpe mig

[derrick_chi]

Jeg har brug for at vide, hvad der præcist er galt med udformningen af denne statsmaskine. Jeg har brug for nogen til at tage et kig og hjælpe mig ud med denne ene. enhed Test1_Module er PORT (clk_count: IN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC; ld_output, up_down, gjort, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER OMRÅDE 0 til 256); udgangen Test1_Module, arkitektur Behavioral af Test1_Module er TYPE, er (state0, state1, state2, state3, state4) SIGNAL pr_state, nx_state: stat; begynde processen (CLK, RST) begynder if (rst = '1 ' ) så pr_state

 

[lambtron]

Hvad med at sætte nogle bemærkninger i koden, så andre kan få en idé om, hvad du forsøger at opnå med din tilstand maskine?

 

[bansalr]

Det er en god idé at lægge nogle kommentarer. Få observationer. 1. I tilstand 2 og stat 3 færdige kontrolleres for staten transition.Is at korrekt. Resten alle stater er enkelt cyklus. 2.Den udgange er drevet combinationally.

 

[dcreddy1980]

[Quote = derrick_chi] Jeg har brug for at vide, hvad der præcist er galt med udformningen af denne statsmaskine. Jeg har brug for nogen til at tage et kig og hjælpe mig ud med denne ene. enhed Test1_Module er PORT (clk_count: IN STD_LOGIC_VECTOR (7 DOWNTO 0); finished1, RST, CLK, INPUT_SIGNAL1, INPUT_DELAYED: IN STD_LOGIC; ld_output, up_down, gjort, ld_accs, clr_count, cnt_cntrl, SEL1: OUT STD_LOGIC; max_sc: OUT INTEGER OMRÅDE 0 til 256); udgangen Test1_Module, arkitektur Behavioral af Test1_Module er TYPE, er (state0, state1, state2, state3, state4) SIGNAL pr_state, nx_state: stat; begynde processen (CLK, RST) begynder if (rst = '1 ' ) så pr_state