A
andonie12
Guest
Du har tre indgangssignaler og en output-signal.
CLK: i std_logic;
srl_data: i std_logic;
srl_data_enable: i std_logic;
prl_data: i std_logic_vector (15 downto 0);
Kundens anmodning:
1) Han ønsker at tage den serielle "srl_data" og omdannes til Parallel data "prl_data", men de kan sende dig det "srl_data" og "srl_data_enable" signaler fra hinanden ved ± 16 bits.
Spørgsmålet er, hvordan vi position både "srl_data" med "srl_data_enable", så vi kan konvertere "srl_data" til "prl_data"
CLK: i std_logic;
srl_data: i std_logic;
srl_data_enable: i std_logic;
prl_data: i std_logic_vector (15 downto 0);
Kundens anmodning:
1) Han ønsker at tage den serielle "srl_data" og omdannes til Parallel data "prl_data", men de kan sende dig det "srl_data" og "srl_data_enable" signaler fra hinanden ved ± 16 bits.
Spørgsmålet er, hvordan vi position både "srl_data" med "srl_data_enable", så vi kan konvertere "srl_data" til "prl_data"