VHDL svarende til Verilog readmemb?

[deepa1206]

Hej Kan nogen lade mig vide, hvad VHDL svarer til "$ readmemb" (i Verilog) ville være?

Tak

 

[pini_1]

Du er nødt til at skrive ved yiurself.
Hvis du har brug for en memory model: en sparsom memory model ... tage et kig på
http://bknpk.no-ip.biz/my_web/IP_STACK/sram_sparse_vhdl.html

 

[deepa1206]

Tak for dit svar.Jeg ønsker at læse en. Txt-fil og indlæse dets indhold i en ROM / RAM.Kan jeg gøre denne procedure synthesizable?

Så lad mig det vide.

 

[ljxpjpjljx]

Jeg tror, denne proces kan ikke syntetiseres!