VHDL syntese fejl

[casual3_2002]

Jeg er ny til VHDL.

Jeg har en enhed, der har et signal, der defineres som generiske og anvendes i virksomheden.
Syntesen fejl kan læses som: brugt konstant???som ikke er blevet givet en værdi.
Jeg bruger DC-compiler kommandoen: read-f vhdl file.vhd

Tak!

 

[maksya]

Du skal skrive noget i retning af, at:

ENTITY test
generisk (generic_value: integer: = 7);
port (...
sig: i std_logic_vector (generic_value downto 0);
...
);
END test;

Det vil være bedre, hvis du sender din kode her.

 

[vlsi_whiz]

Ja, maksya er rigtigt.If you do not, the synthesis tool will not know how to generate that piece of hardware.

Den fejl er, fordi du ikke har givet en værdi for Generiske. Når du bruger Generics i VHDL eller parametre i Verilog, er du nødt til at give en initial værdi for dem.

Hvis du ikke gør det, vil syntesen værktøjet ikke vide, hvordan man kan generere, at stykke hardware.

For eksempel, at hvis du bruger generiske definere en bus, men du behøver ikke give et indledende værdi, vil syntesen værktøjet ikke, hvordan kan signaler er der i bussen eller bredden af bussen.Du kan ændre værdien af et generisk, når du instantiere denne enhed i et andet design.

 

[deva_eda]

casula3,

Generics i vhdl er pendant til parametre i verilog.Svarende til parameter værdien af generiske lægemidler bør availabled efter indsamlingen af de desing.

For eksempel kan du ikke bestemme værdien af generiske mens erklæringen, men værdien kan være bestået, mens instantiering af komponent.

 

[xysafety]

Anden information om generisk syntese:
kun 'heltal eller naturlige «kan støttes i syntesen.

 

[omara007]

xysafety skrev:

Anden information om generisk syntese:

kun 'heltal eller naturlige «kan støttes i syntesen.