VHDL testbench af en Verilog Netlist

[int19]

Jeg håber nogen kan hjælpe mig.
Jeg skrev en VHDL testbench men efter det sted & rute proces Netlist er en Verilog en.Så når jeg prøver at kompilere projektet NCSim finde fejl som denne:

ncelab: * E, CFMPMC (.. / topPAD.v, 1.149.131 | 14): Port retning (Verilog) og mode (VHDL) er ikke kompatible - InOut / in.
InOut clk200;

Alle de havne, der i Verilog Netlist fremstå som Inout type blev af IN type i RTL niveau VHDL.
Nogen kender nogen løsning?

 

[aji_vlsi]

Mit gæt er, du har en komponent erklæring i VHDL, der bruger i mode.Men hvorfor er alle havne Inout i Netlist?Du bør fastsætte, at først.

Vis os den Verilog modul havn listen, VHDL komponent erklæring for mere hjælp

Ajeetha, CVC
www.noveldv.com

 

[int19]

Tak for dit svar.Jeg er meget ked af, men jeg lavede nogle fejl.
Effektivt porte jeg troede, at være i var Inout, jeg havde en gammel version af vhdl.
Tak igen.