VHDL tutorial forklarer synthesizable koden

[ramspoly]

Jeg leder efter nogle tutorial, som forklarer, hvad syntaks i VHDL er synthesizable til en bestemt hardware-blok. For eksempel kan med-vælg eller case erklæring synthesizable til MUX, og hvis ellers erklæring synthesizable til MUX med prioriteter osv.

 

[Sckoarn]

ramspoly, Der er masser af ting, du kan finde ved at søge på nettet. http://www.xilinx.com/itp/xilinx10/books/docs/sim/sim.pdf Dette er kun en af dem. Håber det hjælper nogle. Sckoarn

 

[ckshivaram]

Jeg tror, det er, hvad du søger [url = http://esd.cs.ucr.edu/labs/tutorial/] VHDL Tutorial: Lær ved Eksempel [/url] http://lslwww.epfl. ch / pages / undervisning / cours_lsl / sl_info / VHDL-tutorial.pdf [url = http://www.doulos.com/knowhow/vhdl_designers_guide/] VHDL Designers Guide [/url]

 

[ramspoly]

Tak

<span style="color: grey;"><span style="font-size: 10px">---------- Indlæg tilføjes 05:12 ---------- Forrige post var på 05:11! - ---------</span></span>
Tak!

 

[alexan_e]

Du kan også læse [url = http://www.altium.com/files/learningguides/TR0115% 20VHDL% 20Synthesis% 20Reference.pdf] VHDL Synthesis Reference [/url] [url = "www.usna.edu/EE/ee462/ manualer / vhdl_ref.pdf "] VHDL håndbogen [/URL] Alex

 

[dnk0904]

Jeg har en vane at bruge VCOM med-check_synthesis mulighed i ModelSim. Jeg tror, det stor mulighed for synthesizable kode