VIRKNINGER

[Sphinx]

Salam,

Når jeg bruger VIRKNINGER at hente min kode (top.bit)
ved hjælp af JTAG interface, det siger top.msk ikke eksisterer og stoppe Programmeringsproceduren?

Hvad er *. msk fil?

Jeg har syntetiseret og gennemføre design korrekt.

Tak

 

[echo47]

Beats mig.Måske har du readback aktiveret eller noget.

KONSEKVENSER manual siger:
MASK File: Masken (. Msk fil) viser, hvilke bits er konfiguration bits og hvilke der ikke er det.Denne fil er nødvendig for at gøre en verificere driften på en Virtex familiens enhed ved hjælp af de MultiLINX Kabel.Denne fil er genereret i forbindelse med gennemførelsen (BitGen) hvis readback er aktiveret i "Konfiguration Template".

Den bitgen manual siger:
msk: A binære fil, der indeholder den samme konfiguration kommandoer som en. bit fil, men har maske data hvor konfiguration data.Disse data bør ikke anvendes til at konfigurere enheden.Hvis en maske bit er 0, at bit bør kontrolleres mod bit stream data.Hvis en maske bit er 1, at bit bør ikke verificeres.Produceret når-m valgmulighed er specificeret.

Udvikling System Reference Guide siger:
msk: File bruges til at sammenligne relevante bit steder, når du læser tilbage konfiguration data indeholdt i en driftstilladelse Xilinx enhed.

 

[Sphinx]

Salam stor echo47,

Problemet er løst, når jeg uchecket "bekræft" i Program Alternativ pop-up-menuen.

Jeg har successfuly syntetiseret og program mit første design

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Men jeg har lagt mærke til ting jeg ikke ved, er det normalt eller ej?

I nogle gange, når jeg gør det muligt for kontrollere option det fast, at programmering er unsuccessfuly men det
er ikke, koden værker bøde.

Hvorfor?

Tak for din hjælp,
Jeg vil presse "hjulpet mig" for dig

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Farvel

 

[echo47]

Tak, jeg er glad for at jeg kunne hjælpe!

Nu til de lejlighedsvise fejl ...måske tjekke din JTAG signal kvalitet med et oscilloskop.Jeg havde nogle problemer med dårlig kvalitet digitale signaler i den lille kabel mellem Parallel Kabel IV enhed og min FPGA bord.Jeg har tilføjet nogle opsigelse modstande og en bedre jord, og problemet er forsvundet.

 

[bamdad]

Så vidt jeg ved, kan du ikke kontrollere i serielle tilstande, er det sandt?