Weird fejl i syntese

[josh_]

Xilinx ISE 6.3i, rettet mod en spartansk-III 400K gate, Verilog.

Jeg forsøger at syntetisere en lille CPU (jeg mener virkelig små - 150 linjer eller deromkring), men jeg støder på problemer med en særlig sektion.Det er meningen at placere en data-input byte (wire [7:0]) i en reg [7:0].Her er den relevante kode:

Kode:input tdone;

input [7:0] datain;reg [7:0] TrReg;

reg tur; / / overførsel i gang

/ / ...

altid @ (posedge tdone eller negedge tdone) begynder

TrReg = datain;

TRIP = 0;

ende

 

[jelydonut]

Forsøger du at uret på begge kanter?årsag kan du ikke ...

siden du har angivet, at det er kanten udløses, så må det være modelleret efter en kendt flop type ..jelydonut

 

[josh_]

Ah, tak nemlig den aflæsse.Tænkte ikke på det.

Anyway, nu er jeg på flere fejl ...
--
FEJL: Xst: 528 - Multi-kilde i Unit <cpu> på signal <r <14> <0>>
Kilder er:
Udgangssignal af FDE instans <r_14_0>
Signal <r <14> <0>> i Enhed <cpu> er tildelt til GND
--
(Masser af dem - en for hver bit i hver register (16 4-bit registre))

: Suk: Synthesis er vanskeligt, er det ikke?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />- Josh

 

[eda_wiz]

Er du tildele værdier til r_14_0 st mere end et sted ...bedre u post det stykke kode, hvor u fik den fejl

 

[josh_]

Jeg var ikke bruger "overdrage" hvor som helst i det pågældende modul.

Jeg ved ikke, hvad den sande fejlen var, men jeg skrev det for at gøre det renere og problemet gik væk.

- Josh