Gate niveau simulation: Quaries om simulation spørgsmål

S

satyakumar

Guest
Hej alle,

Jeg har et grundlæggende spørgsmål om gate niveau simulation, jeg genereret netlist for nogle design i synopsys baseret på UMC lib.Men jeg ønsker ikke at bruge VCS stedet ønsker jeg at simulere med NCsim eller modelsim.Mit spørgsmål er, hvordan man setup biblioteker eller disse værktøjer støtte synopsys DB og netlist filer, hvis det er tilfældet kan du give mig nogle detaljerede explianation.

Tak til alle.

 
U kan ikke bruge biblioteket format. Db format For et tilknyttet biblioteket vil der være en. V eller. Vhd fil vil være der, U HAV at oversætte det med NCsim og tilføj som et bibliotek,
Biblioteket vil indeholder alle celler og dets funktionalitet,
Og mere U nødt til at tilføje SDF fil (genrated syntetisk TOOL) for Backannotation.

Derefter U kan kompilere det.

 
ya u have corelib.v i synopsys mappe (i pakker wat ur bruger gerne 90nm eller 65nm eller deromkring)
kompilere dette. v fil med ur netlist.v og testbench.v fil.det virker

 
Tak til alle

Er det posible bruge Edif fil genereret af synopsys syntese værktøjer?

 
Hi satyakumar!

Hvis du vil bruge NCSim, simulation netlist, Du neseccary genrating SDF

Hvis du ønsker at bruge NCSim, for netlist simulering.You need SDF fil genererer.
En vedhæftet i testbench
indledende
$ sdf_annotate ( "<name>. sdf", <instance af element>);

i kommandolinjen skrive næste =>
ncverilog gui adgang rwc-v <library name>. v testbench.v <netlist name>. v

 
Hej til alle

Jeg forsøgte at gøre gate niveau simulation i modelsim med DC genereres netlist.v og sdffile.sdf sammen med corelib.v.Men im ikke i stand til at simulere, det giver "ikke løse instans U5 i sdffile.v" gerne klogt det giver for alle instanser i sdffile.Jeg kiggede i sdffile og netlist fil de tilfælde er corectly defineret, men im ikke forstå, hvorfor denne fejl kommer.Jeg åbnede corelib.v det er netop modul Begrebet for de tilfælde, der anvendes i netlist men den indeholder ikke nogen forbindelse mellem input og output.Findes der et problem med corelib.v eller enhver anden fil i behovet for at medtage

Tak til alleTilføjet efter 3 minutter:Hi shurik

Jeg forsøgte at bruge NCsim også, det sdf_annotate kommando det er ikke at træffe, og hvilken type library.vi behovet for at give, jeg har kun UMClib.v som kun indeholder modul definations men ingen forbindelser mellem I / P og o / p

 
Hej
Der bør ikke være nogen problemer med corelib.v bcos u har brugt, at biblioteket (eller pakken) til at generere ur netlist.
ét problem kan ur kildekoden kan have ikke syntetiserede til netlist u ønskede.
Dette er ofte et problem med mig også.
skriftligt sybthesizable kode er langt vanskeligere end simulatable kode
Jeg tror ikke, SDF er nødvendigt for at simulere netlist.

 
Hi Srinivas

Jeg brugte umc.db bibliotek og mydesign.v fil for syntese i DC, jeg har ikke benyttet sig af andre verilog lib.Har jeg brug for at indeholde nogen verilog lib efter min lib mappe kun en biblioteksfil, der indeholder modul definations med ud funktionalitet.Og i genereret netlist kun modul tilfælde er der, så er dette et problem af den sammenfattende procedure.

Tak

 
hej
wat u har brugt er rigtigt for syntese.
håber u har brugt linket lbrary også i syntese.
prøve uden herunder sdffile
Det corelib filen ikke bestå nogen input eller output's.
note tat ur netlist input output samme som kildefilen I / O's. kun logik inde, vil blive konverteret og thisconversion togates wil være baseret på biblioteket (corelib), så itdoesn't har nogen input output erklæringer.

 
Hej

adder.v er mit input design fil.

modul adder (Ina, inB, Inc, sum, Cary);
input ina, inB, Inc;
output sum, Cary;
summen <= ina ^ inB ^ Inc;
Cary <= (ina & inB) | (INC & inB) | (ina & INC);
endmodule;

efter syntesen den genererede netlist

modul adder (Ina, inB, Inc, sum, Cary);
input ina, inB, Inc;
output sum, Cary;

HDEXORDL2 U4 (. A (INA),. B (inB),. C (INC),. Z (sum));
HD ...for og gate
......
endmodule;

i genereret SDF timing information er til stede for eksempel HDEXORDL2 ,.......
Men HDEXORDL2, ... for de resterende tilfælde er der ingen tilfælde er til stede inorder at definere funktionaliteten af generted netlist.Så i simulation det er at give den samme fejl.I hvilke lib eller filen denne information er til stede.

Tak

 
summen <= ina ^ inB ^ Inc;
Cary <= (ina & inB) | (INC & inB) | (ina & INC);
hvis dette er ur-kode
u er nødt til at bringe den i en altid.
vedrørende udledes modul kan det være en adder der er en indbygget funktion i biblioteket.

 
det er = ikke <=.der kan være syntaksfejl her i msges.Im forsøger at sætte fokus på proceduren.hver ting virkede fint eneste problem er ved gaten niveau simulation

 
satyakumar wrote:Hi shurikJeg forsøgte at bruge NCsim også, det sdf_annotate kommando det er ikke at træffe, og hvilken type library.vi behovet for at give, jeg har kun UMClib.v som kun indeholder modul definations men ingen forbindelser mellem I / P og o / p
 
hvad er det fulde sæt af biblioteker, der er nødvendige for at simulere en gate-plan netlist?

 
Hi omara
For gate niveau simulation corelib.v, netlist og sdf fil genereret af syntese værktøj til særlig techmology og testbench er nødvendig.

 
satyakumar wrote:

Hi omara

Til gate niveau simulation corelib.v, netlist og sdf fil genereret af syntese værktøj til særlig techmology og testbench er nødvendig.
 
satyakumar wrote:

corelib.v leveres med teknologi biblioteket.
 
Jeg tror, det kan gøres ved hjælp synopsys design compiler.Læs tech.db fil og skrive verilog, men jeg har aldrig gjort.

 
Hej,
ville det være muligt at gøre en gatelevel simulation for en xilinx / @ ltera cpld baseret design bruger ncsim?Jeg har genereret en netlist og jeg bruger ncvhdl.Kunne nogen fortælle proceduren for det?

 

Welcome to EDABoard.com

Sponsor

Back
Top