Gate niveau simulation: Quaries om simulation spørgsmål

[vln2k6]

Kære eksperter,
Mens gør post syntese simulation Jeg har den fejl, sådan at det ikke er i stand til at finde den biblioteksfil stier.
Jeg har overholdt biblioteket filer for virtex2vp_7 og anbringes i "D: \ xilinx \ verilog \ src \ simprims"

Jeg har givet denne vej i vsim kommando valgmuligheder i xilinx men jeg er ikke i stand til at indlæse design.

 

[satyakumar]

Hej,
Gate niveau simulation kan gøres på NCSIM for xilinx SYN platform, u behovet netlist fil genereret af xilinx og design biblioteker gerne simprim og unisim etc (som bør samles i NCSIM), testbench filen, og sdf fil.

 

[vln2k6]

Jeg har gnerated de netlist og lastes det i modelsim ved invocking fra xilinx post oversætte simulering.
Jeg er nødt til at bruge nu testbench kunne u give mig, hvordan du indlæse testbench ... til stillingen oversætte simulering.
Hvordan til at generere proevebaenken fil til stillingen syntese simulering.
Har jeg brug for at give visse muligheder i xilinx værktøj.

Tak

 

[cnspy]

Jeg tror ikke, du kan generere prøvebænken af værktøj.Du er nødt til at skrive det ved dig selv.

 

[sam3001]

Så vidt jeg ved Synaptic CAD kan bruges til at generere testbench selvom jeg ikke test