Hej, Jeg vil gerne vide, hvordan man skriver en god testbench, tak!

[ppenday]

verilog ved navabi er en god bog til at begynde med.

 

[viv_1005]

Jeg vil foreslå dig at bruge nogle objektorienteret begreber til at udvikle dit testbenches.Struktur og genbrug er blandt de bedste praksis.Dette mindsker andelen af fejlagtige koder og øger procentdelen af testede kode.

 

[DonnaMitchell]

Du kan altid forsøge en grafisk testbench generation værktøj til at oprette din VHDL, Verilog eller SystemC modeller.På den måde modellens struktur og tilslutninger er oprettet automatisk, og du bare nødt til at bekymre sig om den egentlige test data.
creates test benches multiple timing diagrams and a description about how to apply the diagrams to the model under test.

SynaptiCAD's TestBencher Pro
skaber Prøvebænke flere timing diagrammer og en beskrivelse om, hvordan du anvender diagrammer til modellen under testen.Værktøjet skaber et objekt orienterede bus-funktionelle model og giver dig fuld kontrol over de test senerios herunder stikprøvevisitationer generation og gyldne reference model generation.
tool creates a stimulus based model from a single timing diagram.

Hvis du søger mere enkel stimulus baseret Prøvebænke, deres WaveFormer Pro
værktøj skaber et incitament baseret model fra en enkelt timing diagram.Det er ret nemt at bruge, fordi du lige henlede bølgeformer og gemme filen på VHDL eller Verilog.Der er også en mulighed for at op-klasse til reaktiv prøvebænken generation så proevebaenken vil rapportere fejl under simulering.

Disse produkter kan downloades fra www.syncad.com

 

[uk]

er der nogen forbindelse mellem skriftligt testbenches og nogle script-sprog som perl, tclk osv. ...Tilføjet efter 3 minutter:mopengfei wrote:

når du logger ind, kan du opleve, hvor mange point du har.

For at øge de punkter, netop bidrage med noget, post, svar.

Derefter vil du have nok point til at hente bøgermen pionts er meget meget lidt