E
energeticdin
Guest
Jeg tror, det kan være nyttigt for alle begineers
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
V
vlsichipdesigner
Guest
hej,
my 2 cents til dit problem.
Dette link fortæller om den sammenfattende reference flow.
http://www.vlsichipdesign.com/asicsynthesisflow.html
Der er en henvisning script skabelon fil er tilgængeligt på nedenstående link
http://www.vlsichipdesign.com/synopsys_constraints.html
Alle de oplysninger er tilgængelige for Fri adgang ikke behov for nogen medlemskab eller login, til gavn for de chipdesign samfund ...
Venlig hilsen,
vlsichipdesigner
http://www.vlsichipdesign.com
my 2 cents til dit problem.
Dette link fortæller om den sammenfattende reference flow.
http://www.vlsichipdesign.com/asicsynthesisflow.html
Der er en henvisning script skabelon fil er tilgængeligt på nedenstående link
http://www.vlsichipdesign.com/synopsys_constraints.html
Alle de oplysninger er tilgængelige for Fri adgang ikke behov for nogen medlemskab eller login, til gavn for de chipdesign samfund ...
Venlig hilsen,
vlsichipdesigner
http://www.vlsichipdesign.com
B
boardlanguage
Guest
For begyndere, er design Compiler svært at lære af følgende grunde:
1) kræver baggrund i ASIC-design flow (RTL syntese -> gate -> sted & rute -> Ur-træ isætning -> detaljeret rute -> DRC / LVS)
2) Design Compiler sig selv, blot ikke den første aktivitet, men gas mange funktioner, at 'hjælpe' downstream-værktøjer (dvs. port og derefter)
3) Den dokumentation er ikke helt klar over grænserne mellem de enkelte trin, fordi det er afhængigt af din virksomheds værktøj miljø.Nogle virksomheder bruger design Compiler og derefter hånden ud Netlist til en design-tjenester bureau.Andre gør alt i huset.
Alt jeg kan sige er, at Synopsys kører nogle workshops - at hjælpe folk med at komme i gang med design Compiler.Dette vil ikke gøre dig til ekspert - vil du stadig nødt til at praktisere og studere på egen hånd.Men det kan hjælpe mennesker, der er "fast" i begyndelsen.Synopsys afgifter masser af $ $ $ for disse workshops - så du skal mentalt gøre en indsats for at lære værktøjet.
Lad mig blot sige, nogle af de værksteder er ikke meget hjælpsom.Ganske enkelt, Synposys præsenterer mainstream brug model «for deres værktøjer.Hvis din virksomhed afviger fra denne model, selv i de mindste, kan du bare få endnu mere forvirrede.
Held og lykke!
1) kræver baggrund i ASIC-design flow (RTL syntese -> gate -> sted & rute -> Ur-træ isætning -> detaljeret rute -> DRC / LVS)
2) Design Compiler sig selv, blot ikke den første aktivitet, men gas mange funktioner, at 'hjælpe' downstream-værktøjer (dvs. port og derefter)
3) Den dokumentation er ikke helt klar over grænserne mellem de enkelte trin, fordi det er afhængigt af din virksomheds værktøj miljø.Nogle virksomheder bruger design Compiler og derefter hånden ud Netlist til en design-tjenester bureau.Andre gør alt i huset.
Alt jeg kan sige er, at Synopsys kører nogle workshops - at hjælpe folk med at komme i gang med design Compiler.Dette vil ikke gøre dig til ekspert - vil du stadig nødt til at praktisere og studere på egen hånd.Men det kan hjælpe mennesker, der er "fast" i begyndelsen.Synopsys afgifter masser af $ $ $ for disse workshops - så du skal mentalt gøre en indsats for at lære værktøjet.
Lad mig blot sige, nogle af de værksteder er ikke meget hjælpsom.Ganske enkelt, Synposys præsenterer mainstream brug model «for deres værktøjer.Hvis din virksomhed afviger fra denne model, selv i de mindste, kan du bare få endnu mere forvirrede.
Held og lykke!
S
sargu
Guest
HI,
Kan nogen fortælle mig, hvis der er nogen måde jeg kan få hjælp til fejl og advarsel i DC
Jeg fik nogle advarsel i check_design rapport, og marker _timing rapport, jeg vil gerne vide, hvorfor de opstår, og hvordan du fjerner, at ...
Jeg har hørt, at nogle værktøjer, vil have en sådan hjælp.Når vi type hjælp <error ID>, vil det give grund til det, og hvad der skal gøres ..
Jeg har prøvet dette i DC, men det dint arbejde.
Can someone please guide mig på denne ...
Eller punkt mig til et dokument / websted eller noget som helst fra hvor jeg kan få hjælp til dette.
Tak på forhånd
Kan nogen fortælle mig, hvis der er nogen måde jeg kan få hjælp til fejl og advarsel i DC
Jeg fik nogle advarsel i check_design rapport, og marker _timing rapport, jeg vil gerne vide, hvorfor de opstår, og hvordan du fjerner, at ...
Jeg har hørt, at nogle værktøjer, vil have en sådan hjælp.Når vi type hjælp <error ID>, vil det give grund til det, og hvad der skal gøres ..
Jeg har prøvet dette i DC, men det dint arbejde.
Can someone please guide mig på denne ...
Eller punkt mig til et dokument / websted eller noget som helst fra hvor jeg kan få hjælp til dette.
Tak på forhånd