J
jowong1
Guest
Hej, Jeg var gad vide selv om nogen har haft erfaring med at køre VHDL-filer i Cadence miljø. Hvad jeg mente, er, at du skrev nogle VHDL-fil i design.vhd og derefter supposingly import til kadence og det skaber enhed og struktur, og et symbol. Dette er så vidt jeg fik, men så når jeg forsøger at simulere det, jeg støder 2 problemer: 1) Jeg er ikke sikker på hvad min stimulus er fordi VHDL er digitalt, og hvis jeg bruger Analog Miljø, alt er analog. 2) Det holder sige noget som dette "ERROR: Netlister: ude af stand til at gå ned i nogen af de synspunkter, der er defineret i betragtning listen:" spøgelse cmos_sch cmos.sch enhed strukturelle skematisk veriloga ahdl, men på "for eksempel I4 i celle retssag." mindst virksomheden og strukturelle cellview er der for eksempel I4. Gør jeg noget forkert? Tak