Velkommen til EDABoard.com Det Internationale Elektroniske Diskussionsforum: EDA-software, kredsløb, skemaer, bøger, teori, papirer, asic, pld, 8051, DSP, Netværk, RF, Analog Design, PCB, Servicehåndbøger

Register Log in

Output Delay problem for 32 bit output ( 50 point for Sol)

K

khamitkar.ravikant

Guest
Kære alle
im tager outputtet fra kryptografisk system i 32 bit fromat og slutningen ved at bruge 32 bit register im under produktionen.
men problemet er, at uret på hver flip-flop registerskifte op i forskellige tid, der er påvirke problem på grund af forsinkelsen og output varierer for 1.5ns ca og derefter stablize.så hvad kan jeg gøre for at undgå en sådan adfærd i
mit system så jeg kan få produktionen stabil.
som er knyttet bølgeform viser output varierer efter uret
så er du nogen hjælp mig ud.
Beklager, men du skal login for at se denne tilslutningskrav

 
N

news

Guest
Samsung dominuje na światowym rynku SSD, sprzedając w zeszłym dwa razy więcej tych produktów niż jego główny konkurent Intel. Według badań marketingowych, do 20 kwietnia firma Samsung Electronics sprzedała SSD za 3.996 mld $, co stanowi 34% całego rynku, podczas gdy Intel sprzedał tych urządzeń w tym samym okresie za 1,99 mld $ osiągając 17 procent...

Read more...
 
J

j_andr

Guest
khamitkar.ravikant wrote:

/.../ Problemet er, at uret på hver flip-flop i register

når op på forskellig tid, der er påvirke problem på grund af forsinkelse, og

produktionen varierer for 1.5ns ca /.../
 
K

khamitkar.ravikant

Guest
tak for svaret som im arbejder på dette problem im sikker på, at jeg vil få løsning og ur hjælp ligeledes er også værd, så vil relpy hurtigst fik løsning ok
.

 
B

BlackOps

Guest
hvad du kan gøre er at tilføje sidste etape af D flip-flops, for at gøre registreringen af output signaler.denne måde vil du få alle dine elementer synkroniseres.

ikke nødvendigt at tvinge yourse ISE eller noget ...blot tilføje dem i VHDL-kode på dit design.

kan du bruge generere redegørelse og instantiate 32 FDR flip-flops, eller du kan opbygge din egen D flip-flop og gøre det til at have en vis bredde signal ... sige 32 ..derefter instantiate dem flip-flops på sidste trin i dit design, før du sender disse signaler ud af chip ..

her er en kode for tilpasselig flip-flop
Code:enhed dff er

generisk (

bredde: INTEGER: = 32

);

port (ur: i std_logic;

ckena: i std_logic;

reset: i std_logic;

d: i std_logic_vector (0 til bredde-1);

q: out std_logic_vector (0 til bredde-1);

udgangen dff;arkitektur funktionsmåden af dffn er

begynd

proces (ur, reset)

begynd

if (reset ='1 ') og derefter

q <= (andre =>'0 ');

clock'event og ur ='1 '

if (ckena ='1 ') og derefter

q <= d;

udgangen, hvis;

udgangen, hvis;

ende proces;

udgangen opførsel;

 
A

Actel_FAE

Guest
Hvordan planlægger du at gøre med designet?..Har du forsøgt at downloade programmet på bord og kontrol til drift?...

Prøv at bruge gloal ressourcer .... den lave påvirke linjer!

 
K

khamitkar.ravikant

Guest
der er en betydelig forbedring i de resultater, som jeg placerede ctout i IOB del og uesd PACE værktøjer til at placere de samme.
Resultaterne er forbedret fra 1.8ns til 1.0ns, som er forbedring af 800ps.og enheden Jeg bruger denne gang er spartansk 3e 1600 fg320-4, så hvis det er muligt lade mig vide, hvordan kan jeg forbedre effektiviteten af produktion.

 
G

galt_roark

Guest
forsøger at placere en "OFFSET OUT efter" pres på bussen

 
Toggle Sidebar

Welcome to EDABoard.com

Sponsor

Top