Skrivning testbench i Verilog eller e sprog?

[wilfwolf]

Jeg planlægger at skrive en PCMCIA-interface testbench. Der er to sprog, jeg kan vælge, Verilog eller e, hvordan kan jeg træffe en beslutning? Er der en person benyttes både af dem, før og give mig nogle råd? Thx.

 

[thriller_wu]

Jeg tror, bruger verificering sproget til at opbygge testbench vil blive better.But Verilog vil være hurtigere, når du kører simulering.

 

[luoliuzhu]

Jeg synes du skal skrive testbench med E.

 

[ram]

Du er nødt til at bruge e-sprog.

 

[ic_design]

Verilog er den mest bærbare, er det meget hurtigt.

 

[ram]

U nødt til at bruge e sprog

 

[daniel@2004]

E sprog

 

[davidyu]

Jeg har brugt jeda, måske den e sproget er godt for u.

 

[nand_gates]

Verilog er den bedste! På det mest du kan prøve SystemVerilog Dont nogensinde tænke på at bruge TestBuilder! e Vera er gode, men dyre! Vera vil være langsommere, fordi den bruger PLI er at integrere med Verilog!

 

[rakko]

glemmer e. sin næsten døde. ikke mange bruger dette sprog længere. Også diffiult til at lære og mangler mange funktioner i et bedre miljø som VERA. Synopsys giver vera væk gratis, hvis du køber VCS simulator. Sproget i VERA er C + + så uanset test-kode, du udvikler, vil være bærbar til andre værktøjer lettere. Hvis du ikke har råd vera så foreslår jeg Verilog. Jeg ville bruge endnu Verilog stedet for E / specman.

 

[haoboy]

Jeg tror, Verilog er mere almindeligt, det kører bedre i simulation

 

[oxford]

E sprog og Vera, som er bedre?

 

[adrian_hu]

nand_gates: hvorfor ikke testbuilder? kan du give os flere detaljer?

 

[take_care00]

Hej wilfwolf, Svaret dependes af, hvor mange penge du kan bruge, og hvor stort er dit design. Hvis du er at kontrollere en multi-million porte ASIC de bedste valg i dag, er E eller Vera (i 2 år fra nu, vil det sandsynligvis være SystemVerilog). Men fra din e-mail, synes jeg du gør blokniveau verifikation. Hvis det er tilfældet Verilog kan stadig være et godt / fornuftigt valg. Du kan også overveje at SystemC som er ved at vinde en masse momentum specielt i System niveau verifikation. et par kommentarer om tidligere e-mails: - Det er rigtigt, at Vera resemmbles C + +, men Vera er ikke C + + og det kan ikke være bærbar til andre værktøjer. Vera er kun understøttet af Synopsis. - Vera er ikke gratis. Hvad er gratis, er VeraLight som er en delmængde af Vera og don'support de mest avancerede / poerfull funktioner tilgængelige i Vera. Vera er en konkurrent til E (med hensyn til fuldstændighed og kraft i sproget), men VeraLight er det ikke. For små projekter VeraLight kan være i stand til at bruge VeraLight men for store ASICs du får brug for Vera eller E. Jeg håber dette hjælper. Pas på

 

[rahulk_123]

for testbuilder kassen http://www.testbuilder.net

 

[xworld2008]

Jeg kan ikke lide testbench skriver bruge C + +, fordi Verilog wire eller reg har fire variable, men C og C + + bruger 2 variable. når jeg bruger C eller C + + til at skrive testbench, jeg føler det er noget, jeg ikke faldt godt.

 

[mingchieh6819]

Jeg mener, at skrive testbench i Verilog. Det er er mere god end de andre sprog. Det vil gøre design flyde mere let.

 

[supercst]

at gøre kontrollen, kan kun Verilog ikke gøre meget godt. fordi det har brug for så mange vektorer til at dække design. E kan give tilfældige test vektorer, så brug E vil være et godt valg. systemverilog understøttes ikke godt nu, og nogle tidsmæssige er ikke så godt som e.

 

[sarath51]

Presenlty e-sprog har en kant over de andre Veriifcation sprog.

 

[funzero]

Verilog er populær, men e er specielt designet til kontrol. Verilog har god støtte.