Skrivning testbench i Verilog eller e sprog?

[wilfwolf]

Jeg foretrækker udtalelse take_care00. Hvis du vil blokere niveau, kan Verilog gøre godt, men at systemet i store skala, e er mere kraftfuld

 

[sarath51]

Som Cadence har erhvervet Verisity, og der er en stærk rygte om, at "e sprog" er ved at blive skubbet som IEEE-standard for verifikation, de prospets af e baseret verifikation synes høj.

 

[zhangpengyu]

Du skal bruge E, er det også hurtigt for blok-niveau verifikation.

 

[junchaoguo51888]

den Verilog platformen er fælles, men kan være det er ikke det bedste for dig design

 

[funzero]

E er god. Den er designet til at være en verifikation sprog. og har en god støtte fra verisity.

 

[Arnold]

hvis du har en E ekspert i dit team, kan du vælge E, ellers ved hjælp af andre. E er for svært at lære, især er der ingen erfaren ingeniør mentorordninger dig.

 

[andrewcbl]

Skal være »e« sprog, hvis du kun kan vælge mellem »e« og Verilog. »E« har en masse gode funktioner næppe findes i Verilog.

 

[foster_cn]

helt sikkert vælge E, i det mindste har du en chance for at studere nye medarbejdere

 

[hys]

Der er altid flere metoder til at kontrollere ethvert design. Det faktisk afhænger af, hvad form for design gør u har og hvilket niveau af kontrol forventes at være færdig. 1. Incase du har små design med og masser af logik og færre data sti, vil jeg foreslå dig at bruge nogle værktøjer som Cadence IFV og PSL for påstande. Ja .. Jeg foreslår ABV (Assertion Baseret Verifikation) her ... 2. Det er også muligt at bruge Specman baseret miljø ... som også er robust og solid. Dette kan du bruge, uanset om ur design er kontrol intensivt af data vej intensiv. 3. I tilfælde af at du bare gør et sanity kontrol .. af nogle grundlæggende funktioner ... så er det okay at gå videre opbygge en Verilog testbench ... Der er mange flere ting, der kan gøres ... u bare nødt til at se på, hvad u skal gøre ..

 

[rake]

Hvis jeg kan vælge, så Systemverilog, selvfølgelig! Det er den nyeste trendy, kan enhver leverandør støtte det, og det er free.don 't affald, så mange gang i vælger language.just smide din engery med at finde din fejl.

 

[alpeshchokshi]

Systemet Verilog eller vera er bedre mulighed

 

[hys]

Du kunne have læst de tidligere beskeder ... u WÜD har fået svaret ... Anyway .... gentage igen, er VERA vil blive udfaset før eller senere .... System Verilog er bedre end at ... Du kan endda bruge specman - E, som er lige så kraftfuld som en verifikation værktøj. Regards, Harish http://hdlplanet.tripod.com/ http://groups.yahoo.com/group/hdlplanet

 

[darylz]

for komplekse system, er sv bedre ...