VHDL ISE: fejl multi-kilde på Signa tmpW (99) ????,

[voho]

Hej alle Mange har på forhånd

Når jeg syntetisere min kode jeg har fundet fejl:

library IEEE;
brug IEEE.STD_LOGIC_1164.ALL;
brug IEEE.STD_LOGIC_ARITH.ALL;
brug IEEE.STD_LOGIC_UNSIGNED.ALL;

- skift
enhed skift er
port (
C, ALOAD: i std_logic;
SI: i std_logic: = '0 ';
D: i std_logic_vector (99 downto
0): = x "0000000000003FFFFFFFFFFFF";

tmpW: out std_logic_vector (99 downto 0);
SO: out std_logic);
ende skift;

arkitektur archi på skift er
signal tmp: std_logic_vector (99 downto 0);
begynd
proces (C, ALOAD, D)
begynd
if (ALOAD = 1) da
tmp <= D;
elsif (C begivenhed og C = 1) da
tmp <= tmp (98 downto 0) & SI;

end if;
end process;
SO <= tmp (99);
tmpW <= tmp eller D;
ende archi;
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[news]

&lt;img src="http://gallery.dpcdn.pl/imgc/News/58658/g_-_550x412_-_s_58658x20141021171347_0.jpg" alt="image" /&gt;W lutym tego roku Debian stanął w obliczu wojny
domowej. Prowadzona na forum jego Komitetu Technicznego dyskusja
nad znalezieniem następcy dla przestarzałego już demona
inicjalizacji sysvinit zamieniła się w awanturę. Podjęta finalnie
decyzja – wybór kontrowersyjnego dla wielu demona systemd na
domyślny komponent Debiana 8 – okazała się trudna do strawienia
dla wielu osób. O tym, że Debian&amp;hellip;&lt;img src="http://feeds.feedburner.com/~r/dobreprogramy/Aktualnosci/~4/vNc299lsxNg" height="1" width="1"/&gt;

Read more...

 

[nand_gates]

Koden ser OK!Prøv syntese med SyniplifyPro.Den vil arbejde!
Af den måde, som Texas enhed ur målretning?

 

[sp]

Jeg brugte altera qu (at) rtus II udarbejdet n ...heller ikke noget prob fundet ...

Kode:

library IEEE;

brug IEEE.STD_LOGIC_1164.ALL;

brug IEEE.STD_LOGIC_ARITH.ALL;

brug IEEE.STD_LOGIC_UNSIGNED.ALL;- skift

enhed skift er

port (

C, ALOAD: i std_logic;

SI: i std_logic: = '0 ';

D: i std_logic_vector (99 downto 0): = x "0000000000003FFFFFFFFFFFF";tmpW: out std_logic_vector (99 downto 0);

SO: out std_logic);

ende skift;arkitektur archi på skift er

signal tmp: std_logic_vector (99 downto 0);

begynd

proces (C, ALOAD, D)

begynd

if (ALOAD = '1 ') then tmp <= D;

elsif (C'event og C = '1 ') then tmp <= tmp (98 downto 0) & SI;

end if;

end process;SO <= tmp (99);

tmpW <= tmp eller D;ende archi;