V
voho
Guest
Hej alle Mange har på forhånd
Når jeg syntetisere min kode jeg har fundet fejl:
library IEEE;
brug IEEE.STD_LOGIC_1164.ALL;
brug IEEE.STD_LOGIC_ARITH.ALL;
brug IEEE.STD_LOGIC_UNSIGNED.ALL;
- skift
enhed skift er
port (
C, ALOAD: i std_logic;
SI: i std_logic: = '0 ';
D: i std_logic_vector (99 downto
0): = x "0000000000003FFFFFFFFFFFF";
tmpW: out std_logic_vector (99 downto 0);
SO: out std_logic);
ende skift;
arkitektur archi på skift er
signal tmp: std_logic_vector (99 downto 0);
begynd
proces (C, ALOAD, D)
begynd
if (ALOAD = 1) da
tmp <= D;
elsif (C begivenhed og C = 1) da
tmp <= tmp (98 downto 0) & SI;
end if;
end process;
SO <= tmp (99);
tmpW <= tmp eller D;
ende archi;
Beklager, men du skal logge ind for at se denne vedhæftede fil
Når jeg syntetisere min kode jeg har fundet fejl:
library IEEE;
brug IEEE.STD_LOGIC_1164.ALL;
brug IEEE.STD_LOGIC_ARITH.ALL;
brug IEEE.STD_LOGIC_UNSIGNED.ALL;
- skift
enhed skift er
port (
C, ALOAD: i std_logic;
SI: i std_logic: = '0 ';
D: i std_logic_vector (99 downto
0): = x "0000000000003FFFFFFFFFFFF";
tmpW: out std_logic_vector (99 downto 0);
SO: out std_logic);
ende skift;
arkitektur archi på skift er
signal tmp: std_logic_vector (99 downto 0);
begynd
proces (C, ALOAD, D)
begynd
if (ALOAD = 1) da
tmp <= D;
elsif (C begivenhed og C = 1) da
tmp <= tmp (98 downto 0) & SI;
end if;
end process;
SO <= tmp (99);
tmpW <= tmp eller D;
ende archi;
Beklager, men du skal logge ind for at se denne vedhæftede fil