$ ynplify ASIC

J

joe2moon

Guest
Har nogen her har allerede benchmark udførelsen af
$ ynplify ASIC?

Jeg har browsed flere steder (herunder $ ynplicity startside), og
stadig findes ingen officielle sammenligning om dem.

Selv om det har cliamed at køre tid på $ ynplify ASIC er
meget hurtigere (x10 eller x15) end Design C0mpiler.
Og $ ynplify ASIC ikke gør for at målrette høj performace
marked.

Men for anvendelsen ~ 500k gate tælle og ~ 100MHz,
Jeg er meget interessant i den
1) rigtigheden af synthesied gate-plan netlist og
2) den driftsfrekvens der i forhold til DC.
(Ignorér det område her.)

 
$ ynplify ASIC er bare for FPGA og S * yn * opsys DC er for alt.
Det
er rigtigt, at $ ynplify ASIC er hurtigere, men vi kan ikke sammenligne æble til orange

 
ASIC soultion (r)
1.$ ynplify ASIC: logik syntese
2.Cert! FY: ASIC RTL prototyping
3.F0rtify: magt løsning

FPGA soultion (r)
1.$ ynplify & $ ynplify Pr0: FPGA syntese
2.@ mplify: fysisk syntese for FPGA
3.Cert! FY SC: FPGA prototyping
4.Ident! FY: RTL debugger
*****************************

<img src="http://www.edaboard.com/images/smiles/icon_surprised.gif" alt="Overrasket" border="0" />
 
edaguy69 wrote:

$ ynplify ASIC er bare for FPGA og S * yn * opsys DC er for alt.

Det er rigtigt, at $ ynplify ASIC er hurtigere, men vi kan ikke sammenligne æble til orange
 
Hej!

Ary hvert organ har d / l link for S. ASIC og DC?

Henvisning, Jackal.

 
Jeg har brugt begge Synplify ASIC og synopsys Design compiler, jeg primært arbejder med FPGAs og jeg har ikke megen erfaring i ASICs.

Enhver, hvordan Synplify ASIC var meget nemt at bruge, jeg kunne gøre en komplet syntese, når jeg åbnede den bløde for første gang.Men Design compileren er meget meget stort, det har millioner af muligheder, og du virkelig har brug for at studere nogle bøger, før du bruger det.

GUI for Synplify ASIC var meget mere smukke end Design Analyzer.(Jeg brugte S. ASIC under Windows (version 2.1 Jeg tror) og DA under Linux (2002,05))

Enhver, hvordan kan jeg sige, at Synopsys pakke er virkelig komplet.Jeg kan sige, at det er en slags operativsystem for sig selv.

Jeg har ikke målt udførelsen af et design under disse to værktøjer, men med et enkelt blik, en normal person kan sige, at Synplify har stadig meget lang vej at give nogle ting gerne synopsys.

Naturligvis Synplify produktets for FPGAs er meget mere bedre end Synopsys, men jeg tror, at det ikke er tilfældet for ASICs.

 
GUI er ikke så god!

Jeg kan godt lide scripts,
er det magtfulde og kan også arbejde med version manager.
Jeg kræver ikke en GUI.

GUI er for en person, der ikke bryder scripts.Hvis du ikke kan skrive scripts, kan du ikke arbejde med ASIC sythesis godt.

 
Stille et mere konkret spørgsmål:
"Har nogen nogensinde tapede ud ved at bruge $ ynplify ASIC?"

Eller har du allerede planlagt at tape dit næste chip med
Det netlist syntetiseret fra $ ynplify ASIC?Vil du?

ps: Fra lun, det ASIC syntese marked no.1 er stadig
$ ynopsys »Design C0mpiler/Physical C0mpiler, og
Det langtbortliggende No.2 er Magm....

Thanks in advance!(for dit svar)

/ *** Elektroda.pl fuldender mig!*** /

 
Magma
2. plads i Synthesis?- Jeg tror, du tager fejl.Magma er ikke i Synthesys per-ce «marked.

Magma tilbyder et fuldt integreret værktøj fra ASIC Netlist til GDSII (Synthesis kan indgå - men ikke et must) -
f.eks Floor-Planlægning, Place & Rute osv.
job in-house.

Magma er et værktøj til ASIC Design Centers - der foretrækker at gøre det Backend
job in-house.

 
Jeg tror, at hvis nogen ønsker at syntese nogen reel kredsløb han kan gøre det med de fleste syntese værktøjer.Jeg har selv syntetiserede og også tape med DC, S. ASIC og endda Leo * nardo.(ASIC PROJEKTER).Alle af dem fungerer godt.Men hvis du vil syntese et design med mere end 200k porte og med nyere teknologier (som
f.eks 0.25u og nedenfor) er der kun fem valg:
1 - Design Compiler
2 - Design Compiler
3 - Design Compiler
4 - Design Compiler
5 -
ANVENDELSESOMRAADE (Selvom Design Compiler er bedre).

Held og lykke.

 
Ingen, der har brugt mere end et redskab i en strøm?

Jeg beder dette er, at vi bruger SEPKS efter DC som vil give os nogle timing forbedring på grund af fysiske syntese.
Men ingen, der har sammenlignet PC med SEPKS bruger DC resultat?

Tak

 
roli wrote:job in-house.
Magma er et værktøj til ASIC Design Centers - der foretrækker at gøre det Backend
job in-house.
 
papertiger wrote:

Ingen, der har brugt mere end et redskab i en strøm?Jeg beder dette er, at vi bruger SEPKS efter DC som vil give os nogle timing forbedring på grund af fysiske syntese.

Men ingen, der har sammenlignet PC med SEPKS bruger DC resultat?Tak
 
Men kun et par store selskab vil vedtage både PKS og PhyOpt flow, fordi de er for dyre, bare vælge en af dem.

Der er 3 vigtigste RTL til GDS flow:
DC PhyOpt Avanti
Dækningsområde PKS SE (eller Encounter)
Magma
Den sammenfattende og P & R værktøjer kan erstattes af andre værktøjer, hvis den fysiske udarbejde værktøjer har interface.

Et af dem er nok til XM gates design, de er for dyrt at få råd til små virksomheder ($ 700K om året),
som virkelig vil bruge både PhyOpt og SOC støder på det samme design?Det betyder, at de vil betale $ 1400K om året alene for EDA værktøjer.

 
og mange store Companys bruge deres-egne værktøjer.for eksempel: IBM, Intel, Sun osv.
EDA værktøjer er for dyrt.

 
Hej,

Info om markedsandelen for FPGA syntese værktøjer [2001: Dataquest]:

- Synplicity 57%
- MentorGraphics 37%
- Synopsys 7%

 
linuxluo wrote:

Hej,

hvad der er PhyOpt?
Jeg bruger dc og se.
er det nok?

Tak.
 
Hi, CatKing
Jeg forstår stadig ikke, IPO.Efter min mening, efter P & R, jeg ekstraheres sdf fil og andre parasit fil og WLM fil.Når jeg resynthesis, jeg bruger kildefilen og WLM ovenfor for at generere optimeret netlist, og igen sta og p & r indtil timing lukning.
Er det rigtigt?
Tak.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top