$ ynplify ASIC

[CatKing]

linuxluo wrote:

...
Når jeg resynthesis, jeg bruger kildefilen og WLM ovenfor for at generere optimeret netlist, og igen sta og p & r indtil timing lukning.

Er det rigtigt?

Tak.

 

[linuxluo]

Hi, CatKing
Som De sagde, jeg bruge netlist og sdf genereret fra sted & CTG værktøjer til resynthesis.Men hvad betyder syntese værktøj gøre med dem?bare optimering?
optimering for DRC?timing?
De ved, nu er jeg forvirret.Så kan du fortælle mig i detaljer?
Af den måde, er det nødvendigt at bruge netlist og sdf genereret af ruten til resynthesis?
Mange tak.

 

[CatKing]

Sikker på, at det
er optimalt for timing.
Til optimering det dirigeres netlist er en god idé, fordi ILM er den virkelige sager.men det kan ikke arbejde, fordi efter re-optimering og ECO P & R, det ILM ændret fordi routing har nogle forandringer.så det
er næsten har samme nøjagtighed som den anslåede ILM for placering, men to af dem er bedre end DC's wireload skøn.

 

[linuxluo]

Hi, CatKing
I din kontekst, gør ILM lig med WLM (wire belastning model)?Hvad
er det?

 

[CatKing]

Beklager, jeg lavede en misatke inthe prev post, bør det være WLM, ikke ILM (Interface Logic modeller).
ILM kan gøre DC / PT / PhysOpt køre hurtigere med mindre hukommelse.
At tjekke nærmere info, se dok: Introduktion til Fysisk Compiler og ILM Flow

 

[FNK]

Check FPGA Compiler såvel ...
Jeg synes, det er rart

 

[GwarCad]

Jeg bruger $ ynplify ASIC for ASIC tape outs.

Det sidste bånd ud jeg var involveret med jeg gjorde med
Alliance.Det var en challence, at jeg kun var i stand til at
fullfill forårsage jeg normalt gøre analoge ting og ikke fuld LVS
om den komplette design.

Jeg ting, jeg aldrig har og aldrig vil forsøge DA

GwarCad

 

[EcraZ]

FPGA kompiler er for FPGA hvorimod DC og $ yn (at) sic er for ASIC

 

[andy2000a]

Jeg nogensinde brug DA / DC, men synopsys er "gammelt værktøj eller gamle algrithm" og jeg er brug
synplicity ASIC ..Min ven bruger magama, en anden ven Co brug Dækningsområde, fordi vi har brug for "billige" løsning ..
og Synopsys "IKKE" det er for dyrt for designer / design hus ..
Hvis vi kun design små Chip Vi don behov DC ..

 

[Aramis]

Jeg vil gerne stille et spørgsmål, som er det muligt for rme til at konvertere bruger synopsys DC i Synplify ASIC,
hvis answaer er ja, hvad med at konvertere DesignWare komponent??

Jeg har prøve at bruge Synplify-ASIC og læse manualen, men det nævner ikke nogen om Designware komponent, hvad skal jeg gøre??

Thanks a lot

reagrds,
Aramis